FPGA设计中布局布线是怎么完成时序约束的要求的？根据时序约束的要求进行合理布局和选路布线？太玄了吧？
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字面意思理解，所谓约束，就是加上一些条，说白了就是通过时序约束对逻辑综合器提出你的要求，然后综合器根据要求进行布局布线。FPGA中的延时主要有门延时和走线延时（传输延时），布局布线时FPGA中的逻辑资源和布线资源分布是随机的，从一个寄存器到另一个寄存器可以选择的路径有很多条，延时有长有短，因此需要告诉逻辑综合器你设计中某条路径允许多大的时延，从而让综合器选择合适的布线来保证这个时延。综合器会根据约束对一些时序要求比较高的路径进行优化，要求低的布线时可以绕一下远路。
合理时序约束可以提高FPGA的最大工作频率，另外，根据静态时序分析可以看设计是否达到要求。追问讲得很明白了，谢谢。我现在主要是对怎么去约束，按照什么标准去约束时序不太清楚，我觉得只要完成对管脚约束，指定时钟频率就可以了，然后就按照要求的频率去布局布线，请问还有什么关键的需要约束？
追答主要做的就是对每个时钟域的频率/周期约束，还有就是对输入的Tup/Th以及输出的延时约束，这个需要考虑的比较多（需要考虑到FPGA的上游器件和下游器件），另外有很多细节的的约束，根据各自设计软件的不同会有不同的选择。要对应自己使用的设计软件具体去考虑，了解每个约束选项的用法和意义。总的来说，最重要的是对自己的设计有足够的掌握，约束越有针对性效果越好。最后，有一句话觉得很有道理：“好的时序是设计出来的，不是约束出来的”。约束是很重要的，但也不要过度依赖了，设计的电路稳定可靠才是基础。
